网站DeepChip日前的报告称,61%的集成电路设计及ASIC需要重新设计并返回到晶圆厂,至少需要一次“respin”。该报告引用了Synopsys主席兼首席执行官Aart de Geus在用户组织会议上的主题演讲内容。
作为EDA工具的领先供应商,Synopsys在勾勒当制造集成电路时工程师及EDA工具如何配合的图画方面占据优势地位。但是只有39%的设计一次成功,此数据显示出难度主要在于芯片设计和制造,而不是EDA工具。
De Geus指出,首次respin的芯片中,有43%表现出功能逻辑错误是最大的问题。其次是模拟“调整”,20%的芯片存在这个问题；信号完整性问题占首次respin IC/ASIC的17%；14%的设计中时钟电路错误,而可靠性问题影响了12%的芯片。
de Geus还提供了完整的失败原因统计数据:功能逻辑错误43%、模拟调整(Analog Tuning)20%、信号完整性问题17%、时钟电路错误14%、可靠性问题12%、混合信号问题11%、使用过高功率11%、路径速度过慢10%、路径速度过快10%、IR压降问题7%、固件错误4%和其它问题3%。
DeepChip网站由John Cooley主管,他是Email Synopsys User Group (ESNUG)新闻邮件的组织者,ESNUG独立于Synopsys。
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