台积电规划新策略,推出65纳米试验芯片

台积电(TSMC)将在最近举行的研讨会披露公司商业策略的调整,以应对先进半导体器件设计、制造和测试难度不断增加的现状。同时,该公司将宣布已率先制造出65纳米工艺的试验芯片。

台积电公司原有平台策略是独立芯片设计和制造业务,在最近几年向130和90纳米工艺转换的过程中,这个设计规则受到严峻挑战。

在过去研讨会上,台积电曾经取消了关于如何在过程技术的框架之内考虑设计制造(design-to-manufacturing)的议题。今年,设计制造将是一个中心主题。

“我们要在平台内全盘考虑工艺技术和设计服务,”台积电品牌管理部主管Chuck Byers表示,“成功将不仅仅依赖于过程技术,后端集成环境、组装、测试、封装和内核库,这些都非常重要。”

该公司因此也对市场策略进行了调整,指派两名高级经理领导平台业务。Ken Chen原来领导台积电日本分公司的海外业务,现在被任命为主流技术平台市场主管(mainstream technology platform marketing)。John Wei是台积电新竹Fab 5晶圆厂前主管,现在已被重新分配担任高级平台市场(advanced platform marketing)主管。

作为计划的一部分,台积电将对其大多数高级过程技术提出全新的设计指导方针,特别是0.13微米和以下的工艺。Byers说,这些构造设计必须能与生产过程挂钩,达到一定的产量。

在研讨会上,台积电公司准备披露基于0.065微米设计规则,届时该公司将宣布已经制造出0.065微米SRAM模块,并计划从2005年末开始利用该工具制造低功耗器件,高速度版本将在2006年上半年完成,其后在第四季度开始用于通用处理模块。

台积电公司现有最高级别的芯片是基于90纳米工艺设计,将在2004年下半年全面进入量产。Byers说,在专题研讨会,该公司讨论0.065微米处理工艺的技术细节,以及支持0.18微米和更老的节点工艺的新方法。

为了取得成功,台积电正寻求从第三方公司寻求支持,包括那些软件工具开发商和IP内核供应商。Byers说,新思科技(Synopsys)公司首席执行官Aart de Geus将发布主题演讲,强调加强设计模型合作的重要性。