大部分中等规模系统级芯片(SoC)的方框图看起来几乎是相同的。它们都包括CPU、一个带有高速缓存器的本地总线、一个DRAM控制器、一个加速器、一个桥接器和一个带有许多I/O控制器(从简单的可编程管脚到相当复杂的模块)的外设总线。如果你只须改变一两个模块就可以适应特定的客户需求,那么你就能用单颗芯片覆盖很大范围的应用。
这种想法得到芯片供应商的认同。早在摩托罗拉6805系列微控制器问世的年代,芯片制造商就试图让MCU的外设成为可互换的模块,以便任何组合都可以简单地融入一个设计流程。但是随着工艺几何尺寸的变细和IP集成复杂度的增加,这种方法已经变得太昂贵,即使是采用经过验证的IP。
现在,意法半导体(ST)公司相信它可以提供另一种解决方案,该方案对某些客户来说将特别有价值。ST公司的结构化处理器增强架构(缩写为Spear)芯片将eASIC单掩膜可配置结构同一个ARM9内核相结合,提供了基本的外设和存储器组合,并允许客户插入多达40万门的IP。Spear芯片刚开始提供样片。
图1:Spear芯片使IP集成变得更容易
该芯片的基本布局绝对普通:一个带有指令和数据高速缓存的192MHz ARM 946内核、一个带有三个USB 2.0端口和一个10/100M以太网MAC的AHB总线、一个与片外存储器的接口和一个集中管理许多低速I/O器件(包括一个A/D转换器)的APB总线。
该芯片的独特之处在于其eASIC结构。该模块提供了与AHB的连接,通过协处理器端口直接连到CPU内核,并可连到它自己的I/O管脚。该结构允许实现相当于40万门ASIC的逻辑电路或SRAM,而且该结构模块中的电路可以运行在ARM的192MHz频率下。因而,客户通过配置该结构,既能实现外设模块,又能实现紧密耦合的加速器,或者二者一起实现。
ST公司目前对该芯片提供两个阶段的开发和调试支持。在仿真阶段,该公司提供全部网表,因而客户可以仿真整个芯片,包括它们自己的逻辑配置。对于硬件原型设计,ST提供了一种调试模式,可以在更低的速度下将AHB多路选通到I/O管脚,所以很自然地,一个外部FPGA可用来针对可配置结构中的功能进行构建原型。
一旦客户对某个设计表示满意,ST公司将采用其电子束(e-beam)配置能力实现单块晶圆,并在数周内提供样片。完全的投产只要求根据客户的网表创建单过孔掩膜。
Spear既提供了基本上与单元设计相同的性能、密度和功率,又提供了接近于FPGA方法的设计时间和定制变化,所以它的应用范围可以超出标准产品SoC的传统领域,进入早先需要依赖FPGA解决方案的各种应用。
作者:张国勇
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