SoC中A/MS电路设计Sign-off问题的解决之道

数字设计师通过结合使用动态(如Verilog仿真)和静态(如PrimeTime)工具来签核他们设计的时序性能,然后将把设计付诸制造。然而,在系统级芯片(SoC)时代,我们不得不问:这就是创建成功的SoC设计所需要的全部验证吗？不幸的是,答案为“否”。

这是因为模拟和混合信号(A/MS)电路设计需要在电气级进行大量验证工作,即使这部分电路仅占整个SoC的一小部分。如果我们不能尽可能地进行A/MS验证,我们最终就可能要多次返工才能修正设计。如果我们实采用现有的方法执行额外的验证,我们就可能面临出带(tapeout)日期严重延迟的局面。后果如何？SoC实现目标应用就被推迟,而最终产品错过最佳的市场时机。

在出带制造之前,实现对SoC中A/MS设计的签核(Sign-off)需要做哪些工作？对现今这一代速度、功能和晶体管数量急剧增长的A/MS电路而言,验证过程所面临的挑战更大。而随着各种电源模式被用于便携式设计之中,所面临的挑战将更为严峻。最新的纳米硅技术的信噪比(S/N)性能较差,在模拟晶体管管中具有更大的可变性。现有的设计和验证工具虽然适用于小的模拟模块,但远远不能满足这些复杂的A/MS电路设计的要求。

与目前大型数字设计中不同团队分别设计编码和验证的方式不同,A/MS设计工程师在把他们的设计与SoC的其它部分集成之前,要构建和测试他们自己的电路。传统的方法涉及太多A/MS设计工程师的手工努力。对于在高速串行接口如PCI Express中看到的模拟电气模块,其抖动行为规范可能就长达数百页。把这些规范转换为适合于典型Spice仿真器的测试测量集是一件令人畏缩的任务。除了编写正确的测试之外,设计工程师需要遍历所有工艺极端情况、电压、温度和电路的工作模式来运行这些测试。通常,测试是针对具体的仿真器和设计,对将来的项目或不同的设计团队没有可移植性。

既然设计的模拟部分对整个器件设计取得成功而言承担着大部分的风险,并且模拟/混合信号设计所面临挑战的复杂性与日俱增,因此,设计工程师需要新的测试方法。

在出带之前应该进行遍历测试,并且越来越多的A/MS仿真必须自动完成以消除手工干预。模拟测试基准自动化可能有所帮助。对于执行行业标准协议或规范的器件或电路,利用最新的模拟测试基准可以极大地减少测试创建的负担,并尽早对电路如何满足设计目标要求的情况作出反馈。因为测试基准自动化可以独立于任何特殊电路和仿真器,它容许下一个项目或不同的设计团队重用其设计。为了获得及时的仿真结果,设计团队要获得更多的Spice和快速Spice许可,以消除实现遍历测试覆盖过程中面临的瓶颈。

在采用严格和自动的方法的情况下,如果设计团队采用最新的测试基准和仿真技术且摒弃传统的方法,那么,就可以实现A/MS设计的签核。现在,问题在于:我们要如何改变现有A/MS设计和验证的基本手工操作的倾向？

作者:Sandipan Bhanot

总裁兼CEO

Knowlent公司