终端市场正在快速变化,而且被不断细分。这在消费类应用中表现得尤为突出,但在其它领域也越来越显示出这个特点。这一切使得传统ASIC设计面临一个很严重的问题。例如,一款针对目前中国中档便携式媒体播放器开发的SoC并不适合用在世界其它地方,而且也将不能适应未来的中国市场。SoC开发者现在谈论产品生命周期时是按月来计,而不是按年来计,出货量也是按几十万片来算,而不是以上百万片为单位。
ASIC的技术发展正在陷入窘境,它推动代工厂转向300mm晶圆(每片可以产出几千块可能有用的裸片),并迫使设计团队进入更长时间、更高成本的设计周期。对于那些为不稳定的市场制造SoC产品的设计团队和代工厂来说,这快变得不可行了。但是在大部分这类市场中,FPGA不仅在成本和功耗方面不具竞争优势,而且它们还可能无法满足性能要求。
解决上述问题的一个策略是将一部分可配置逻辑和存储器嵌入到SoC中。用这种方法设计的单款平台式SoC可以覆盖大范围的市场,而芯片的可配置部分能够使平台ASIC适合某一特定市场。
这当然是个绝妙的主意,但在很长时间内,它只是一个科学设想。直到最近,巴黎的IP 供应商M2000公司宣布意法半导体(ST)已经在芯片中采用了它的嵌入式FPGA结构。无独有偶,eASIC公司发布了一个类似的新闻,利用其一次掩膜可配置阵列,ST设计团队在24小时内完成了一款新型SoC从RTL到出带的全过程。与此同时,Lightspeed半导体公司发布了一种截然不同的金属掩膜可配置方案,声称该方案的性能和密度接近标准单元设计,而且无需将物理IP移植到用户的工艺中。
此次,eASIC公司并没有发布新产品,而只是兑现了该公司多年来一直坚持的目标。据它透露,ST已经将eASIC结构设计到一个150纳米、6金属层的平台SoC中,该SoC带有ARM 946 CPU、Amba总线架构和一些通用外设。其好处是:ST设计师们可以为应用加速器和协议引擎编写RTL,从而使平台器件适合某一特定应用。
图1: 在SoC上嵌入可配置
逻辑或存储器结构是一个新的动向。
“迄今为止,我们已从该设计中衍生出6款产品,”ST负责整个项目的前端技术及制造经理Michele Borgatti透漏,“在一个案例中,我们能在24小时内完成从RTL到出带(采用了必要的过孔掩模)的全过程。”
“如果ST可以把上述能力和取代电子束直描(用于形成过孔层)的能力相结合,就能够将制造周期缩短至几个星期,”Borgatti表示,“这意味着在短短几周,我们可以创建一个平台SoC的新衍生产品。”
这对ST而言颇具战略意义。一旦平台芯片得到定义,而且前端工艺在晶圆上得以完成,这允许该公司立即重新调整平台的方向,使之瞄准快速变化的小市场。“这样,我们可以从来自大量衍生产品的回报中证明ASIC设计的价值,而不是试图从单一产品中收回设计的全部成本。”Borgatti解释道。
该项工作的一个重要部分是定义针对平台逻辑与eASIC结构之间物理接口的宏,以允许设计人员分别对二者进行信号完整性分析。这使ST可以使用eASIC的收敛工具,而不必重新分析整个SoC设计的时序、信号完整性和IR下降。如果不是这样,每一个衍生平台都必须重复进行大部分ASIC后端设计。
代价
然而,灵活性是以牺牲产品的性能和密度为代价的。“在RTL相同的情况下,eASIC结构与完全利用标准单元实现的方案相比,面积会大约25%到30%,最大速度相差约1.5倍,”Borgatti说,“但我们想象不出在什么应用中eASIC结构将占到裸片面积的30%以上,所以与节省的设计周期相比,这不算一个大问题。”
ST还计划利用这一事实,即底层的eASIC逻辑单元是基于SRAM的查找表(LUT),而非硬连线的门电路。
“我们看到了这在三方面的价值,”Borgatti表示,“首先,它允许我们通过简单改变载入LUT中的位流,实现一些简单的功能改变,如补充一个信号来修订一个共同的设计错误。其次,它允许我们隔离调试期间输入错误信号的元件网络,以隔离错误源。第三,它允许我们通过重新配置LUT来实现XOR功能,从而大幅度缩减测试时间,这更有利于自动化测试模式生成(ATPG)。”
Borgatti把eASIC结构看作是ST已经获得授权并在使用的M2000 FPGA结构的补充。“eASIC结构能提供大约30万门的容量,但需要稍大的出货量才能抵消它的成本,”他表示,“M2000 FPGA结构的容量较小,只有几万门,但它是采用位流进行编程,所以我们可以专门为非常小的潜在市场创建一款器件。”
嵌入式结构
M2000和eASIC的方案都是作为物理IP提供给授权用户,而这些物理IP必须被移植到用户准备采用的特定工艺中。结构化ASIC行业的后起之秀Lightspeed半导体公司正在提供一种替代方案:一种由用户的标准单元实现的嵌入式、金属可配置的逻辑和存储结构。该方案中不包括定制的单元或结构,除非用户想采用Lightspeed定制的可配置I/O单元。因此,不论客户采用什么工艺,Lightspeed IP都能直接使用,而无需引入任何新的物理设计。
“我们从客户的综合库中选择了十来个简单单元,”Lightspeed 的总裁兼CEO Dave Holt介绍道,“然后,我们从宏模块中构建结构。每一个模块都是相同的,采用130纳米工艺时边长大约为37微米,而且每一个都完全构建自标准单元。”
“通过简单改变上部的互连金属层和过孔层,每一个模块就能够执行数百种逻辑功能。”他说。
这数百项功能被放置在一个库中,客户进行综合时可进行选用。综合的结果是Lightspeed单元的一个网表,随后被专有工具映射到宏模块上。同一映射工具也完成时钟和缓冲插入以及初步时序分析工作。扫描单元包含在宏模块中,故该综合设计已经做好扫描准备。
据Holt称,结果将产生一个逻辑和存储结构,可以进行配置以实现任何合理的RTL。取决于客户需要的性能和密度,从第2到全部金属层和过孔层的任何地方都需要配置这种结构。
Holt表示,实际的客户RTL在实现后不低于完全由标准单元实现的密度和速度的70%。对设计周期而言,也许更重要的在于Lightspeed的模块结构和映射算法是时序驱动的,而且考虑了信号完整性。
Lightspeed公司将这种结构视为一种创建平台SoC的工具,能够以最少量的金属和过孔工艺完成定制。它不要求在裸片面积、性能或功耗方面做出重大牺牲,而且还不必担心配置过程中产生信号完整性问题。但该公司也把这种结构看成是进行整体SoC设计的一种好方法,前提是如果应用不需要尖端的性能或很高的密度,而是期望设计时间短、返工周期快。在这类情况中,大部分裸片面积以Lightspeed的宏模块形式实现,只留下主要的存储结构、特定的外围模块和位于该结构之外的处理器。
Holt表示几个客户已经对该结构进行了评估,并且有几个授权用户已经展开了设计。他预期在第四季度,授权用户的第一块芯片将从代工厂产出。
对于可重新定位的平台ASIC,这种方案提供了另一种不同的时间、性能和灵活性组合。它无疑是一个足以引起消费者兴趣的概念。
作者: 张国勇
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