长久以来,芯片、封装和电路板的设计都是相互分开的。但是,随着硅片面积不断缩小而复杂程度日趋增加,彼此之间的高墙正在倒塌。不断增加的I/O引脚数和运行速度高达10Gbps的高速接口,正推动着向协同设计的转移,然而其间不无痛苦。令插脚引线恰好穿过芯片、封装和电路板十分困难；而管理信号完整性和功率分配之路更是充满荆棘。
Richard Goering,EE Times的EDA执行主编。
ASIC或FPGA设计师所作的决定能影响整个系统。影响可能包括封装或板层数过多,串扰及振荡(ringing)引起的问题,或者代价高昂的对电源及接地系统进行重新设计。
另一方面,封装设计,反过来影响IC的性能和电路板的信号完整性。在极端情况下,由寄生封装感抗同时产生的开关噪音可引发电路板设计失败,造成设计返工,甚至令企业被逐出市场。
这里以IC封装技术开发商Tessera Technologies为例。“随着我们提高频率并且增加裸片之间的互连程度,裸片设计师与封装设计师之间的关系变得越来越密切。”Tessera产品小型化分部高级副总裁Nick Colella表示:“封装的寄生效应及共生感抗受到裸片设计师的影响。”
“我们已经突破了临界点,即封装成本超过了硅片成本,” Cadence Design Systems公司IC封装营销集团总监Keith Felton表示。“我们发现,IC设计团队定义I/O缓冲及I/O焊盘环时,正尝试与封装团队协作。”
此外,Felton指出,引入PCB以避免信号完整性和可布线能力问题也是至关重要的。一些公司正在实现电路板推动的协同设计方法,这样,封装引脚信号分配得以优化,能在PCB上进行布线。
应对协同设计问题的工具包括3D现场解算器(field solver)、电路仿真器和新型IC/封装/印刷电路板协同仿真环境,诸如Sigrity公司最近推出的CoDesign Studio工具。而最重要的是,传统上相互隔绝的部门意识到这些问题,并且承诺展开协作。
IC/封装协同设计的一大挑战可能是输出引脚覆盖(pinout closure)。“当你面对裸片四周并没有优化分布的1,000个或更多I/O引脚时,你得用比实际上所需要的多很多的金属层,”Felton说道。“你的封装比你想要的大很多,因为没有人费心尽力地在适当的区域内布置I/O。”
Speeding Edge公司总裁Lee Ritchey表示,最好的办法是让芯片和封装设计师各提出一个输出引脚,然后设计出线路图,再对板进行试布局。“让它们并排放置,不可避免这三个中会有一个不能使用的引脚,”Ritchey说道。随后的“给与拿(give and take)”,将“在所有三个地方使层数最小化。”
无数的信号完整性和功率挑战常常会割裂芯片与封装设计。Optimal公司在今年的DesignCon大会的论文中列出了其中几种。设计师应该在硅焊盘端优化接收器输入,但在封装引脚处而不是在焊盘处优化驱动器输出,论文指出,这样可以帮助确保适合的电压波动、上升/下降时间和占空比。
高速信号规划也会割裂芯片和封装,Synopsys公司封装产品技术市场经理Kevin Rinebold指出。“许多设计在封装和板级使用需要差分信号以对噪音不敏感的串行解串器(serdes)模块。那必须在芯片和封装级进行仔细的分配。”
Rinebold及其他观察人士指出,倒装芯片封装是IC/封装协同设计最大的驱动力之一。利用倒装芯片,裸片和承载芯片之间的互连可通过硅片表面导电的“突起”来实现。
“利用倒装芯片技术,IC和封装之间有了非常强的互动。”Sigrity公司总裁Jiayuan Fang表示。“如果你想要考虑IC内的电源与接地系统的噪音,你不能仅仅考虑IC本身,因为IC功率节点及封装电源与接地系统到处都链接在一起。”
Cadence的Felton认为,偏移(skew)是另外一个问题,尤其是对于差分信号。在IC级,偏移很小；但但当你从裸片引出一个差分对,到达封装焊球时,如果你没有优化布局,你可能会引入更多的信号偏移。
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协同设计对于大型集成电路设计制造商来说可能实际,但对于依靠第三方封装的ASIC设计公司情况又如何呢？以IC封装设计公司Amkor Technology为例,该公司目前正在与其客户共同进行封装开发。
“如果不理解封装,优化硅片就无从谈起,”Amkor公司应用工程设计与特征化副总裁Nozad Karim指出。他表示,Amkor研究客户对参数的要求,如时序、噪音、IR降和电压波动,“以确保我们没有过分设计封装,以避免增加层数。”Amkor还避免过度的扇出(fanout),以此实现PCB上的信号完整性问题最小化。
引入电路板
如果不考虑电路板,就不可能完成优化功率、时序和信号完整性分析。Optimal的DesignCon论文提供了一个例子。在高速源同步(source-synchronous)设计中,从驱动器到接收机的传输延迟必须严密控制,但封装内的信号路径长度不同。了解了封装和电路板,板设计师就能增加路径长度来补偿较短的封装路径。按照Ritchey的立场,电路板设计师从IC设计师那里最需要的是关于电流瞬变的信息以及良好的片上功率分布。“开关速度快达10或20皮秒的片上晶体管已经很常见,而且可能有5万个晶体管同时动作。”他说道:“我们无法在电路板上对付这种情况。”
对于IC封装设计师,Ritchey的信息很简单:把握住合适的信号完整性。他表示,在速率高达4.8Gbps时,假如封装上的所有信号路径都是50欧的传输线而且路径长度已知,3D封装模型甚至并不是很有必要。
Ansoft公司业务开发总监Larry Williams指出,如果不包含板上的“跳出布线(escape routing)”——从封装球而来的过孔和路径,则IC封装的精确建模是无法完成的。从跳出布线和封装提取s参数可以得到高达10Gbps的良好结果。
FPGA设计师不设计封装,但他们仍然可以做很多事情,从而让板设计师的工作变得更轻松抑或更痛苦。“我们发现,如果FPGA与板不能进行协同设计,当你把芯片置于板上时,有很大的可能性它就是不工作。”明导资讯公司集成系统业务部市场经理Dave Brady说道。与ASIC一样,一大问题是保持穿过FPGA和PCB的输出引脚的完整性。
Brady进一步指出,FPGA的每一个引脚可被设置为25种I/O标准中的一种；而且在这些标准中,用户能够控制电压、驱动强度和偏移率。他表示,FPGA供应商有一个“不良习性”,即将驱动强度设置得很高,足以引起板上的振荡。这些是可以扭转的。此外,他说,采用低电压轨能减少串扰,但也能增加同步切换输出问题的敏感性。
同时,FPGA供应商也在采取一致的行动来改进封装。赛灵思(Xilinx)公司今年春季为其Virtex-4封装大张旗鼓地进行了宣传,由信号完整性专家Howard Johnson主持了一场流行的网上研讨会。“我们把引脚输出图形放在一起,大幅减少了BGA的串扰。”Xilinx系统及应用工程设计总监Andy Debaets表示。
Altera公司封装技术总监Tarun Verma说道,对关键客户有一个“强力影响”封装的机会。利用其Stratix II GX器件封装,Altera已经将Serdes收发器及电源和接地引脚在板上安排地“容易引出”。
IC封装设计工具已经流行过一些时日。一个典型的流程是采用诸如Ansoft、Optimal或Sigrity的 3D场解算器,来生成s参数,然后被用于Spice或快速Spice仿真器。全波解算器被视为甚高频设计的最佳方法。 Cadence的Allegro Package Designer (APD) 或Synopsys的Encore等工具提供了封装版图。
最近新出现了更广泛的协同设计方案,如Cadence的APD 620,包含Optimal公司的3D伪静态求解器。该方法从Cadence的IC设计工具获得“裸片抽象”,并提供给封装设计师。与Ansoft和Sigrity有合作关系的Synopsys正在开发Rinebold所称的“裸片封装I/O规划及可行性环境”,以链接芯片与封装设计数据库。
Applied Wave Research公司4月推出了AWR SI 2005工具包,据称能为RF芯片、封装和PCB设计提供统一的信号完整性分析平台。Sigrity的CoDesign Studio能统一从芯片贯穿电路板的功率与信号完整性仿真。
“我们需要能让我们与IC设计意图和封装设计意图同时进行互动的工具。”Amkor的Karim表示。“我们不得不更靠近IC设计师。”
作者:Richard Goering,EE Times设计自动化专栏执行主编
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