系统级封装(SiP)解决方案似乎可以提供芯片、封装和元件的无限种组合方式。通过把现有的芯片或元件整合在一起,它们能够以与复杂SoC芯片相同的方式来执行工作。作为SoC应用的补充,它们可以提供足够的集成度,而不必承担开发新型芯片的设计成本或风险。通过复用现有技术,SiP可以缩短上市时间,并潜在地提供更高的总封装良品率。另外,SiP模块能够把复杂的设计、调整和测试集成在一起,同时提供可以简化整个系统设计的嵌入式解决方案。
SiP解决方案的一个最新实例是一款面向大批量消费存储市场的基于引脚框架(lead-frame)的SiP设计。同采用单独封装的器件相比,通过把SoC与以前的外部缓冲存储器整合在一个低成本的TQFP封装中,设计者可以减少50%的外形尺寸,简化电路板布线并改进电气性能。这种方法面临的挑战是:一、在做SoC和存储器的互连焊盘布局时要保持紧密的协同设计；二、如何对裸片焊盘设计进行热建模；三、要确保在两个不同的测试平台上有足够的故障覆盖率,以保证达到百万分之一的缺陷水平。
另一个实例是高度集成的802.11b RF Wi-Fi SiP,它在一个屏蔽封装中内置了5颗裸片和120多个表面贴装的有源及无源元件。尽管该设计非常复杂,但其最终的平均测试良品率超过了预期,同时在占位面积和成本方面也达到了目标。这种SiP集成了所有复杂的RF设计,可作为一种全可调的即插即用部件用于无线游戏和VoIP市场。
图:同单独封装的器件相比,
这种把存储专用SoC同缓存整合
在一起的SiP减小了50%的外形
尺寸,简化了电路板布线,
并改进了电气性能。
最后一个实例是一款面向数据映射应用的、45 mm大小的SiP设计,它显示为了向用户提供更强大的新功能,可以使用先进封装技术把现有的硅芯片解决方案快速集成在一起。这种SiP整合了4个数据映射器芯片,可以提供与更昂贵的SoC解决方案相当的性能,但它具有更低的成本和更快的上市时间,而SoC具有更低的良品率和更长的上市时间。
取决于SiP设计的复杂性,来自明导资讯、Cadence、Synopsys或AutoCAD等公司的标准工具可以被用于执行设计布局。不过,因为SiP设计种类繁多,对一些应用来说,设计规则可能会被推到极限或者可能根本不存在。因此,SiP设计者必须针对新应用不断扩展SiP设计规则,并证明它们的鲁棒性。
设计者通常对关键路由赋予优先权。例如,在Wi-Fi SiP中,关键路径包括RF功能区域；在引脚框架型SiP中,裸片之间的线邦定阵列是关键路径。不过,在完成设计的过程中,开发者也必须对组装工艺、可靠性和机械约束等有足够的了解。
由于I/O数量不断增加并要求层与层之间的互连,如何确定SiP信号路由是设计者面临的挑战之一。例如,完成前述由4裸片组成的45 mm SiP需要先进的基底设计规则和较高的走线与平面间过孔密度。
许多标准的单裸片封装技术可以为SiP所用,从小型的低I/O引脚框架到超过1,000个I/O的超大型BGA封装。裸片可以采用堆叠式安装或者并列排放,也可以混合采用这两种方式。无源元件可以采用表面贴装方式或者嵌入在基底中。为了获得最优的SiP性能,裸片间的互连必须在设计过程的早期确定,以确保良好的信号完整性和可制造性。
Wi-Fi SiP可以使用满足RF性能指标的由多层BT材料压合而成的PBGA基底,而不必使用成本更高的基底材料。该器件的金属屏蔽罩可以屏蔽外部环境的RF干扰,并保护模块内部的特定区域。
那款4裸片、45mm、具有1152个I/O的SiP使用了标准的BT PBGA基底技术。该SiP在基底上对称地放置了4个14x14mm、包含700个I/O的线邦定裸片,并通过共享电源、地线和信号把I/O数量减少了59%(与四个独立封装的裸片相比)。
SiP测试的良品率受到单个元件良品率的影响。随着元件数目的增加,为了使SiP达到可接受的良品率,设计者需要质量已得到确认的裸片或者非常高的晶圆级测试覆盖率。可测试性设计(DFT)在提高SiP良品率方面是非常有效的,应该被包含在芯片和封装设计中。
今天,在全SoC集成方案可能太昂贵或太复杂的情况下,SiP提供了另一种紧凑的高性能解决方法,可以替代分立的多芯片实现方案。正如设计、测试和封装是SoC开发的关键环节一样,SiP也需要仔细地平衡这些关键步骤,以获得更高功能、更低成本的产品。
作者:Lawrence Golick
Jason Goodelle
高级技术专家
Thomas Shilling
技术专家
杰尔系统公司
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