Tenison EDA公司首席执行官Martin Harding日前表示,如今的设计师缺乏直接连接寄存器传输级(RTL)以实现设计的电子系统级(ESL)模型,这种状况延滞了ESL设计的更广泛普及。
在其有关填补设计差距的谈论中,Harding指出,真正阻碍ESL应用的是“模型鸿沟(model gap)”。没有架接ESL和RTL之间的模型,就没有等效性的保证。Harding补充说,当今大多数ESL模型是手写的,需要4到6个月来完成验证。
Harding相信,Tenison的VTOC技术能通过综合从RTL到更高抽象级模型来填补模型鸿沟。VTOC旨在统一硬件设计和软件开发,据称能将现有的RTL IP移入C++和SystemC模型,最终减少总体产品设计时间。Tenison表示,未来产品发布将提供与交易(transaction)级以更高速度协作的模型。
Harding相信,他所领导的这家拥有6年历史的公司将在帮助业内公司转移到ESL设计过程中,扮演关键角色。
Tenison的VTOC工具包由Generate、Validate和RunTime组成,据该公司称能促使硬件设计师轻而易举地将承继的RTL IP移入到C++和SystemC模型内,并验证等效性。VTOC据称能接受Verilog VHDL模型,并自动生成C++模型用于软件确认和验证加速,生成SystemC模型用于结构级开发,以及用于IP评估的C++和SystemC模型。一年许可费起价为9.5万美元。
据Harding称,填补模型鸿沟对于行业总体良性发展至关重要,因为当前方法过于耗费时间,且成本不菲。
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