FPGA工具初创公司Hier Design Inc.宣布增强其PlanAhead软件功能,使其更适合用于ASIC原型。PlanAhead是一种面向复杂FPGA的层次化平面布局和分析工具。
最初发布于2003年7月的PlanAhead抓取FPGA综合工具生成的EDIF网表,自动或手动将设计分割成层次化的模块,以发现FPGA设计的优化布局。它输出面向FPGA供应商布局和布线工具而优化的EDIF网表。
许多FPGA被用于ASIC原型,Hier Design公司如今新增的扩展支持这种功能。其中一个是新型电路图阅读器,另一个新特性是让设计师把IP模块输出为硬宏。
据Hier Design的CTO Salil Raje称,该公司还在开发一种特性,能够让设计师创建面向Xilinx FPGA的RPM(Relatively Placed Macros)。预计此项特性将于2004年初面世。
Raje表示,PlanAhead针对层次化布局和布线而构建,实现方便的输入和输出IP模块。
添加了新功能后,IP模块的平面规划和布局可被保存并重新包含入新设计内,Raje说。IP模块能在FPGA内移动,指令即时说明模块的优化位置。“这项功能是ASIC的一个普通任务,但对于FPGA来说曾经异常困难。”他指出。
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